【要約】IBM claims world’s first sub-1 nanometer chip technology [Ars_Technica] | Summary by TechDistill
> Source: Ars_Technica
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// Problem
半導体設計者は、物理的なスケーリングの限界に直面している。従来の微細化手法では、性能向上と電力効率の改善が鈍化している。具体的には以下の課題がある。
- ・物理的限界：1nm未満のトランジスタを安定して製造するのは困難である。
- ・SRAMのスケーリング停滞：3nmから2nmへの移行で、SRAMの微細化は数%に留まった。
- ・AI需要の増大：AIワークロードには、高い帯域幅と電力効率が不可欠である。
// Approach
IBMは、物理的な微細化の限界を突破するため、トランジスタを垂直に積む「nanostack」アーキテクチャを採用した。
- ・垂直スタック構造：トランジスタを互い違いに配置し、垂直に積み上げて結合する。
- ・ナノシートの活用：5nm厚のナノシートを3層持ち、各層を9nmの間隔で配置する。
- ・SRAMの設計変更：スタッガードチャネル設計により、SRAMビットセルの高さを40%削減する。
// Result
IBMの研究成果は、AI時代の計算基盤に劇的な進化をもたらす可能性がある。主な成果は以下の通りである。
- ・計算性能：従来の2nmノードと比較して、性能が50%向上する。
- ・電力効率：2nmノードと比較して、効率が70%向上する。
- ・SRAM密度：SRAMのスケーリングにおいて40%の改善を実現する。
- ・商用化展望：今後5年から10年以内に、主要ファウンドリでの主流となる見込みである。
Senior Engineer Insight
> AIインフラの設計者にとって、この技術はゲームチェンジャーになり得る。特にSRAMのスケーリング停滞は、メモリ帯域がボトルネックとなるAI演算において深刻な課題だ。40%のSRAM改善は、チップ面積あたりのキャッシュ容量増大に直結する。ただし、商用化まで5〜10年を要する点は留意すべきだ。短期的には既存の2nmプロセスへの最適化に注力しつつ、中長期的なロードマップとしてこの垂直スタック技術を注視すべきである。