【要約】2段構成CMOSオペアンプの設計 [Zenn_Python] | Summary by TechDistill
> Source: Zenn_Python
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// Problem
- ・回路図上の理論値と、実際のレイアウト後の性能乖離。
- ・レイアウトによる寄生容量（C2）や配線抵抗（Rc）の増大。
- ・これらが位相余裕の低下やGBWの悪化を招くリスク。
- ・入力差動対のミスマッチによるオフセットやノイズの発生。
// Approach
1.仕様策定：DCゲイン、GBW、位相余裕、SR等を定義。
2.大信号設計：飽和領域の非線形式を用い、SR $\approx$ I2/Ccや入出力範囲を決定。
3.小信号設計：伝達関数近似式を用い、gm、極（f0, f2）、零点（fz）を算出。
4.素子サイズ決定：電流とVovからW/Lを算出。
5.レイアウト設計：M4, M5のコモンセントロイド配置や、Cc, Rcの近接配置を徹底。
6.再検証：PEX（寄生抽出）後のSPICE解析による性能確認。
// Result
理論的な伝達関数に基づき、大信号特性（SR）と小信号特性（GBW, PM）を両立させる設計フローを確立。レイアウトによる寄生成分の影響を事前に予測し、PEX後の再検証を行うことで、設計値に近い性能を実現する。
Senior Engineer Insight
> アナログ設計の肝は、回路図とレイアウトの乖離をいかに制御するかにある。本記事は、設計初期から大信号特性とレイアウト寄生を意識させる。特に、CcやRcの配置が位相余裕に与える影響への言及は極めて実践的。PEX後の再検証を必須工程とするフローは、実戦における設計品質の担保に直結する。理論値に固執せず、寄生成分による性能劣化を前提とした設計が不可欠である。