【要約】セキュリティキャンプ2026 L2 プロセッサゼミ参加記 [Qiita_Trend] | Summary by TechDistill
> Source: Qiita_Trend
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// Problem
受講生は、CPUの性能向上とハードウェアリソースの制約という、相反する課題に直面した。
- ・M拡張の実装において、演算量を増やすとクリティカルパスが長くなる。
- ・OoO実行の実装により性能は向上したが、FPGAの回路面積制限を超過した。
- ・最適化手法の変更により、逆にスコアが悪化する不安定な挙動が発生した。
// Approach
受講生は、計算効率の向上とパイプラインのストール削減を目指し、以下の手法を導入した。
- ・M拡張の効率化：乗算にCarry-save adderを採用し、演算量を32bitまで拡張した。
- ・分岐予測の実装：BTFNT（静的）およびbimodal（動的）を導入し、フラッシュを抑制した。
- ・実行制御の高度化：ROBの実装、MEMステージのスキップ、フォワーディングを実装した。
// Result
受講生は、設計したCPUの性能向上と、シミュレータ上での自作OSの動作確認に成功した。
- ・OoO関連の実装により、実行サイクル数を約25%削減した（969835 → 731904 cycles）。
- ・BTFNTの実装により、CoreMarkのサイクル数を約10%削減した（864951 → 771958 cycles）。
- ・S-mode CSRやUARTを備えたCPU上で、自作OSを動作させた。
Senior Engineer Insight
> 本記事は、ハードウェア設計における性能とリソースの過酷なトレードオフを示している。OoOや分岐予測によるサイクル数削減は、低レイテンシ設計の基本である。しかし、FPGAの面積不足という結果は、理論上の最適化が物理的制約に阻まれる現実を突きつけている。実戦では、アルゴリズムの効率化だけでなく、実装対象の物理的限界を常に意識した設計が不可欠である。