【要約】Veryl で始める RTL シミュレーション [Qiita_Trend] | Summary by TechDistill
> Source: Qiita_Trend
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// Problem
従来のRTL設計において、設計者は環境構築の複雑さや検証時間の長さに直面してきた。具体的には、以下の課題が存在する。
- ・RTL学習における言語仕様の難解さと、学習コストの高さ。
- ・シミュレーション環境をセットアップするための煩雑な手順。
- ・ModelSim等の既存ツールにおける、テスト実行時間の増大。
// Approach
著者は、Verylのネイティブシミュレータを用いることで、検証フローを簡略化し高速化する手法を提案している。具体的な手順は以下の通りである。
- ・
cargo install verylupを用いた、迅速なツール導入。 - ・
veryl newコマンドによる、プロジェクト管理の自動化。 - ・
veryl test --waveによる、シミュレーションとVCD出力の一括実行。 - ・
gtkwaveを活用した、波形データの視覚的な確認。
// Result
Verylの導入により、検証作業の劇的な高速化と簡便なワークフローが実現した。検証者は以下の成果を得られる。
- ・ModelSimで20秒要したテストが、Verylでは一瞬で完了するほどの高速化。
- ・環境構築から波形確認までを、極めて少ないコマンド操作で完結。
- ・RTL設計の初学者に対する、技術的な参入障壁の低減。
Senior Engineer Insight
> 開発体験（DX）の向上という観点で、非常に強力なツールである。Rustのエコシステムを活用したパッケージ管理は、モダンな開発環境との親和性が高い。シミュレーション速度の向上は、設計のイテレーション回数を増やし、結果として設計品質を向上させる。ただし、大規模なSoC検証における機能網羅性や、既存の商用フローへの統合コストについては、実戦投入前に精査が必要である。